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數(shù)字電子鐘的設(shè)計與制作 一、 設(shè)計概述 1. 設(shè)計任務(wù) 時鐘脈沖電路設(shè)計 60進(jìn)制計數(shù)器設(shè)計 24進(jìn)制計數(shù)器設(shè)計 “秒”，“分”，“小時”脈沖邏輯電路設(shè)計 “秒”，“分”，“小時”顯示電路設(shè)計 “分”，“小時”校時電路 整點報時電路 2. 功能特性 設(shè)計的數(shù)字鐘能直接顯示“時” ，“分”，“秒”，并以 24小時為一計時周期。 當(dāng)電路發(fā)生走時誤差時，要求電路具有校時功能。 要求電路具有整點報時功能，報時聲響為四低一高，最后一響正好為整點。 3. 原理框圖 圖 1 原理框圖 二、 設(shè)計原理 數(shù)字鐘是一個將“ 時”，“分”，“秒”顯示于人的視覺器官的計時裝置。它的計時 周期為 24小時，顯示滿刻度為 23時 59分 59秒，另外應(yīng)有校時功能和報時功能。 因此， 一個基本的數(shù)字鐘電路主要由譯碼顯示器、 “時”，“分”，“秒”計數(shù)器、校時電路、報 時電路和振蕩器組成。干電路系統(tǒng)由秒信號發(fā)生器、 “時
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時序邏輯電路(Sequential Logic Circuit)輸出不僅取決于當(dāng)前輸入信號,而且取決于電路之前所處的狀態(tài)?；镜臅r序電路單元有觸發(fā)器(D、JK、T等觸發(fā)器)、鎖存器、計數(shù)器等。VHDL中,時序電路通過process(clk)和if clk’eventand clk=‘1’then邊沿檢測語句實現(xiàn)觸發(fā)器風(fēng)格的電路;具有非完分支的if、case語句形成鎖存器電路。
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